Ogni ricetrasmettitore ad alta velocità comprende due canali, un trasmettitore e un ricevitore. Il trasmettitore e il ricevitore sono composti da un sottostrato di codifica fisico (PCS, sottostrato di codifica si-cal del campo p) e un sottostrato aggiuntivo del mezzo fisico (PMA, phys-cal). media aggiuntivo) è composto da due parti.
PCS include l'implementazione logica hard-core delle funzioni digitali nei ricetrasmettitori compatibili con i protocolli supportati, i canali di trasmissione includono FIFO di compensazione di fase, serializzatore di byte, codificatore 8B/10B e altri moduli; i canali di ricezione includono allineatore di parole, FIFO di corrispondenza della velocità, decodificatore 8B/10B, deserializzatore di byte, sequenziatore di byte, FIFO di compensazione di fase e altri moduli.
Il PMA include circuiti analogici per buffer I/O, CDR, serializzatore/deserializzatore (SER/DES) e preenfasi ed equalizzazione programmabili per ottimizzare le prestazioni del percorso dati seriale.
Quando il canale del ricetrasmettitore del dispositivo funziona, i dati paralleli di uscita nell'architettura FPGA vengono trasmessi attraverso il trasmettitore PCS e PMA e infine convertiti in dati seriali e inviati. I dati seriali di ingresso ricevuti vengono trasmessi all'FP in un formato di dati seriali attraverso l'elaborazione del ricevitore PMA e PCS per eseguire la fase successiva di elaborazione.